一种低成本高可靠性基带编帧电路的ASIC设计

发布时间：2024-06-29 07:40

　　自动监测系统中常需要将经过模数转换的并行数字信号进行基带编帧操作后以数据包的形式发送数据,本文完成了一种基带编帧电路的ASIC设计,基带信号速率为500bps,帧头与信息数据位分别占32位,帧结构中的数据除帧头外均经过归零码处理,提高了传输串行信号的可靠性,采用全原理图输入的方法进行电路设计,将电路规模优化至最简单化,减小面积和功耗,大大降低了成本。

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【部分图文】：

图1归零码处理示意图

本文设计的一个完整的帧结构包括32位的帧头与32位的数据位。每一种数据流都有它自己的编码方式,为提高抗干扰能力,选用归零码方式的码型,帧结构中除了帧头外,所有消息码都需要经过归零码处理。如图1所示,该码分别以占空比为3/4和1/4的矩形脉冲表示1和0,这种占空比的选择使得解码更方....

图3码元宽度及位置处理电路的仿真波形

图2码元宽度及位置的处理电路图4TTT1～TTT4低电平段的宽度

图4TTT1～TTT4低电平段的宽度

图3码元宽度及位置处理电路的仿真波形3并行输入数字信号的处理

图6输入数据处理电路的波形

图5输入数据处理电路4并串转换电路

本文编号：3997378