并行反馈进位加法器研究

发布时间：2024-05-19 03:50

　　加法器是数字计算系统中一种基本运算器件,不仅用于算术运算(加法、减法、乘法和除法),还用于计数、地址运算等。本文深入研究了一种加法器新理论以及相关的基本结构。这种新型加法器是一种以半加器为基本结构单元的异步加法器,采用了并行反馈进位方式,称为并行反馈进位加法器(Parallel Feedback Carry Adder, PFCA)。与现有以全加器为基本结构单元的加法器(如RCA, CLA, CSeA, CCSA)相比,理论上,PFCA具有更快的速度和更小的面积。PFCA的面积渐近需求为O(n),时间渐近需求为O(log n),并且具有一个较小的比例系数。为了验证这一新的设计理论,本文研究了PFCA的FPGA禾(?)CMOS门电路硬件实现方案。在Xilinx公司的Vertex4平台上实现PFCA,并用Modsim进行时序仿真。仿真结果表明,FPGA实现方案存在实现位数有限和性能优势不明显的不足。而使用CMOS(?)]电路的实现方案可以实现任意位数的PFCA加法运算；HSPICE仿真结果表明,PFCA的速度和面积较RCA, CLA, CSeA, CCSA优势明显。最后还以可靠度为主要指标...

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【部分图文】：

图3一3synthesize一xsT属性选择

综合过程中，参数设置步骤如下:(l)在过程面板中，右击“Synthesize一xST”，在弹出的右击菜单中选择属性，如图3一3所示;十苗千箭Desi幼UtilitiesUserConstr色i爪tsO‘3乏3孟赶奋Olm，lementDes“二赶奋一产)GenerateP....

图3一4Synthesize一XST选项选择实现过程的参数设置和综合过程类似，需要设置“MaP”和“Place&Route”

综合过程中，参数设置步骤如下:(l)在过程面板中，右击“Synthesize一xST”，在弹出的右击菜单中选择属性，如图3一3所示;十苗千箭Desi幼UtilitiesUserConstr色i爪tsO‘3乏3孟赶奋Olm，lementDes“二赶奋一产)GenerateP....

图3一SPFcA(15位)的时序仿真结果

PFCA的实现结果进行时序仿真，仿真时选用最坏算列，即输入A为连续的高电平，输入B除了最低位为高电平外，所有其他位都为低电平。经过不断努力和尝试，得到PFCA的最多实现位数为15，仿真结果如图3一5所示，仿真时没有实现用于产生完成信号的或门。图3一SPFcA(15位)的时序仿真结....

本文编号：3977563