YHFT-DX芯片的逻辑综合与物理设计

发布时间：2021-05-14 12:20

　　YHFT-DX芯片是一款采用65nm CMOS工艺，目标工作频率为800MHz的高性能DSP。论文以YHFT-DX芯片的层次化设计为项目背景，对层次化逻辑综合、层次化物理设计和芯片级互连等问题进行了研究，主要完成了以下工作：1)采用CCWSR策略对YHFT-DX芯片的RTL级代码进行了层次化综合。针对子模块的划分和约束分配进行了深入研究，并将低功耗技术应用到了子模块和全芯片的设计中，在满足时序的同时降低了系统功耗。和展平化综合方法相比，虽然层次化综合的面积增加了大约2.5%，但动态功耗却降低了20%，综合一次的时间更是降低到只有前者的1/8；2)使用层次化设计方法完成了YHFT-DX芯片的物理设计，主要包括芯片的布图规划、电源规划、子模块的划分和约束分配、时钟树的综合优化、布局布线和静态时序分析等物理设计流程。以L1D_Top模块为例介绍了子模块的展平化物理设计流程。通过使用层次化设计流程，提高了设计的并行化，缩短了设计周期。和展平化物理设计流程相比，层次化设计流程所需时间仅为前者的50%左右；3)采用焊料凸点制备倒装芯片的互连方法完成了设计的芯片级互连。芯片的互连... 

【文章来源】：国防科技大学湖南省 211工程院校 985工程院校

【文章页数】：74 页

【学位级别】：硕士

【文章目录】：
摘要
Abstract
第一章 绪论
    1.1 课题研究背景
        1.1.1 集成电路发展现状
        1.1.2 纳米时代高性能DSP物理设计面临的挑战
        1.1.3 项目背景
    1.2 相关工作研究
    1.3 本文的主要工作
    1.4 本文的组织结构
第二章 YHFT-DX代码的层次化逻辑综合
    2.1 逻辑综合流程及策略
        2.1.1 逻辑综合的流程
        2.1.2 逻辑综合准备
        2.1.3 逻辑综合策略分析
    2.2 YHFT-DX的层次化综合
        2.2.1 数据准备
        2.2.2 模块划分及约束分配
        2.2.3 低功耗技术的应用
    2.3 全芯片综合结果对比
    2.4 本章小结
第三章 YHFT-DX的层次化物理设计
    3.1 层次化设计流程
    3.2 芯片的布图规划
        3.2.1 芯片尺寸的确定
        3.2.2 I/O单元的布局
        3.2.3 宏单元的规划
    3.3 芯片的电源规划
        3.3.1 电源环的规划
        3.3.2 电源网格的规划
    3.4 硅虚拟原型设计流程
    3.5 芯片的层次化流程
        3.5.1 设计的划分
        3.5.2 子模块设计
        3.5.3 顶层设计
        3.5.4 设计的合并
        3.5.5 设计的物理规则验证
    3.6 本章小结
第四章 芯片级互连的物理设计
    4.1 芯片级互连类型的介绍
        4.1.1 引线键合互连
        4.1.2 焊料凸点互连
    4.2 互连类型的选择
        4.2.1 面积比较
        4.2.2 成本比较
        4.2.3 性能比较
    4.3 焊料凸点制备倒装芯片的物理实现
        4.3.1 数据准备
        4.3.2 物理设计流程
        4.3.3 互连的加速方法
    4.4 芯片级互联结果分析
        4.4.1 电压降分析
        4.4.2 电压降修复
    4.5 本章小结
第五章 结束语
    5.1 全文总结
    5.2 工作展望
致谢
参考文献
作者在学期间取得的学术成果


【参考文献】：
期刊论文
[1]绿色微纳电子:21世纪中国集成电路产业和科学技术发展趋势[J]. 王阳元,王永文.  科技导报. 2011(16)
[2]深亚微米下芯片后端物理设计方法学研究[J]. 曾宏.  中国集成电路. 2010(02)
[3]深亚微米下芯片电源网络的设计和验证[J]. 樊俊峰,王国雄,沈海斌,楼久怀.  电子器件. 2006(04)

硕士论文
[1]基于ASIC实现雷达信号处理芯片的后端设计[D]. 李蜀霞.电子科技大学 2008



本文编号：3185627