基于高密度可编程逻辑器件的无限冲激响应滤波器的研究
发布时间：2021-08-26 12:47
数字滤波作为数字信号处理技术的重要组成部分，广泛应用于诸如信号分离、恢复、整形等多种场合中。本文讨论的IIR滤波器是一种递归结构的数字滤波器，主要用于能够容忍相位失真而要求具有良好的衰减特性的高数据处理量的系统中。在工程实践中，往往要求对信号处理的实时性和灵活性，而已有的一些软件或硬件实现方式则难以同时达到这两方面的要求。本文从实际应用的要求出发，研究了利用高密度可编程逻辑器件来实现IIR滤波器的这一应用技术问题。以IIR数字滤波器的基本理论为依据，结合滤波器的传递函数分子、分母系数固定这一事实和选用的高密度可编程逻辑器件的特点，确定了IIR数字滤波器的硬件实现方案；按照层次化、模块化、参数化的设计思路，采用VHDL硬件描述语言和原理图两种设计技术进行了IIR滤波器的硬件设计；本文给出了IIR陷波滤波器和低通滤波器两个设计实例，对设计的滤波器都进行了稳定性分析和系数量化影响分析；最终将完成的IIR滤波器的硬件设计配置到芯片中，并在制作的实验电路中进行了实际滤波效果测试。 设计中选用了Altera公司功能强大的MAXPLUS II作为开发工具，在这个完全集成化的开发环境中，进行了各个层次...
【文章来源】：重庆大学重庆市 211工程院校 985工程院校 教育部直属院校
【文章页数】：66 页
【学位级别】：硕士
【部分图文】：
图3.2串行方式
图 4.8 f_p_s 模块的仿真波形图Fig 4.8 Simulation waveform of f_p_s图中显示 当控制信号 pen 有效 并且时钟信号 clk 的上升沿到来时 模块就把从输入端获得的 3 个 12 位并行数据 001010101001B 000010011100B101010000001B 转换成串行数据输出 在时钟的控制下 从输出端 rom_ad 依次输出数据宽度为 3 的 12 个数据 101 000 010 110 010 100 000 111 000101 000 001 仿真波形图表明 f_p_s 模块实现了将数据并行输入 然后从并行输入数据的最低有效位开始串行输出的并串转换功能4.2.3 查找表模块在实现查找表模块时调用了 LPM 宏单元库中的模块 LPM_ROM LPM 是参数化的模块库 对调用的 LPM 库中的模块 可以根据所设计电路的要求来定制模块的参数 以设计的需要 本设计中调用的模块 LPM_ROM 是一个参数化的 ROM存 储 函 数 模 块 的 输 入 地 址 的 宽 度 LPM_WIDTHAD 输 出 数 据 的 宽 度
图 4.17 filter_cont 模块的仿真波形图Fig 4.17 Simulation waveform of filter_cont由图可以看出 除了两个加减控制信号外 所有输出信号的初始值均是 0当检测到 ad_end 信号来临后 ad_end 信号下降沿有效 控制模块开始工作 在ad_end 信号有效后的时钟信号 clk 的第一个上升沿到来时 在 shift_en 端输出一个时钟周期的高电平 第二个 clk 的上升沿 在 ps_en 端输出一个时钟周期的高电平第四个 clk 的上升沿 在 data_load 端输出一个时钟周期的高电平 第十六个 clk的上升沿到来时 在 fadd_sub 端输出一个时钟周期的低电平 半个周期后的 clk下降沿到来时 在 fen 端输出一个时钟周期的高电平 第二十二个 clk 的上升沿到来时 在 badd_sub 端输出一个时钟周期的低电平 半个周期后的 clk 下降沿到来时 在 ben 端输出一个时钟周期的高电平 当第二十三个 clk 的上升沿到来时在 fadd_en 端输出一个时钟周期的高电平 ps_en 端和 data_load 端的高电平输出间隔了一个时钟周期 这是因为中间还有一个查表的操作 控制移位累加的启动信号 data_load 与 fadd_sub 信号及 badd_sub 信号的间隔时间分别由两个参数值来
【参考文献】：
期刊论文
[1]可编程逻辑器件的VHDL设计技术及其在航空火控电子设备中的应用[J]. 李洁,车秀博. 电光与控制. 2000(02)
[2]FPGA与CPLD器件的特点与应用[J]. 侯同强,刘和平. 电子与自动化. 2000(02)
[3]用VHDL语言设计数字系统[J]. 范寒柏,尹成群,马岗. 电力情报. 2000(01)
[4]硬件描述语言VHDL的功能及优点[J]. 赵丽红,杨凤芝. 抚顺石油学院学报. 1999(S1)
[5]CPLD/FPGA在电子设计中的应用前景[J]. 潘松. 电子技术应用. 1999(07)
[6]可编程逻辑器件与EDA技术的发展[J]. 于海燕,庞杰. 沈阳工业大学学报. 1999(03)
[7]三种信号处理器的CPLD设计[J]. 高梅国,潘君,陈炜炜. 电子技术应用. 1999(03)
[8]FPGA及其电子设计自动化[J]. 龚向东. 电子科技导报. 1999(02)
[9]高速实时数字信号处理技术探析(下)[J]. 毛二可,龙腾. 电子产品世界. 1998(10)
[10]高速实时数字信号处理技术探析(上)[J]. 毛二可,龙腾. 电子产品世界. 1998(09)
本文编号：3364269
【文章来源】：重庆大学重庆市 211工程院校 985工程院校 教育部直属院校
【文章页数】：66 页
【学位级别】：硕士
【部分图文】：
图3.2串行方式
图 4.8 f_p_s 模块的仿真波形图Fig 4.8 Simulation waveform of f_p_s图中显示 当控制信号 pen 有效 并且时钟信号 clk 的上升沿到来时 模块就把从输入端获得的 3 个 12 位并行数据 001010101001B 000010011100B101010000001B 转换成串行数据输出 在时钟的控制下 从输出端 rom_ad 依次输出数据宽度为 3 的 12 个数据 101 000 010 110 010 100 000 111 000101 000 001 仿真波形图表明 f_p_s 模块实现了将数据并行输入 然后从并行输入数据的最低有效位开始串行输出的并串转换功能4.2.3 查找表模块在实现查找表模块时调用了 LPM 宏单元库中的模块 LPM_ROM LPM 是参数化的模块库 对调用的 LPM 库中的模块 可以根据所设计电路的要求来定制模块的参数 以设计的需要 本设计中调用的模块 LPM_ROM 是一个参数化的 ROM存 储 函 数 模 块 的 输 入 地 址 的 宽 度 LPM_WIDTHAD 输 出 数 据 的 宽 度
图 4.17 filter_cont 模块的仿真波形图Fig 4.17 Simulation waveform of filter_cont由图可以看出 除了两个加减控制信号外 所有输出信号的初始值均是 0当检测到 ad_end 信号来临后 ad_end 信号下降沿有效 控制模块开始工作 在ad_end 信号有效后的时钟信号 clk 的第一个上升沿到来时 在 shift_en 端输出一个时钟周期的高电平 第二个 clk 的上升沿 在 ps_en 端输出一个时钟周期的高电平第四个 clk 的上升沿 在 data_load 端输出一个时钟周期的高电平 第十六个 clk的上升沿到来时 在 fadd_sub 端输出一个时钟周期的低电平 半个周期后的 clk下降沿到来时 在 fen 端输出一个时钟周期的高电平 第二十二个 clk 的上升沿到来时 在 badd_sub 端输出一个时钟周期的低电平 半个周期后的 clk 下降沿到来时 在 ben 端输出一个时钟周期的高电平 当第二十三个 clk 的上升沿到来时在 fadd_en 端输出一个时钟周期的高电平 ps_en 端和 data_load 端的高电平输出间隔了一个时钟周期 这是因为中间还有一个查表的操作 控制移位累加的启动信号 data_load 与 fadd_sub 信号及 badd_sub 信号的间隔时间分别由两个参数值来
【参考文献】：
期刊论文
[1]可编程逻辑器件的VHDL设计技术及其在航空火控电子设备中的应用[J]. 李洁,车秀博. 电光与控制. 2000(02)
[2]FPGA与CPLD器件的特点与应用[J]. 侯同强,刘和平. 电子与自动化. 2000(02)
[3]用VHDL语言设计数字系统[J]. 范寒柏,尹成群,马岗. 电力情报. 2000(01)
[4]硬件描述语言VHDL的功能及优点[J]. 赵丽红,杨凤芝. 抚顺石油学院学报. 1999(S1)
[5]CPLD/FPGA在电子设计中的应用前景[J]. 潘松. 电子技术应用. 1999(07)
[6]可编程逻辑器件与EDA技术的发展[J]. 于海燕,庞杰. 沈阳工业大学学报. 1999(03)
[7]三种信号处理器的CPLD设计[J]. 高梅国,潘君,陈炜炜. 电子技术应用. 1999(03)
[8]FPGA及其电子设计自动化[J]. 龚向东. 电子科技导报. 1999(02)
[9]高速实时数字信号处理技术探析(下)[J]. 毛二可,龙腾. 电子产品世界. 1998(10)
[10]高速实时数字信号处理技术探析(上)[J]. 毛二可,龙腾. 电子产品世界. 1998(09)
本文编号：3364269
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