基于FPGA的SSD算法加速设计与实现

发布时间：2024-03-10 16:00

　　随着计算机性能的不断提升,以及学术界对机器学习领域研究的逐渐深入,卷积神经网络(convolutional neural network,CNN)成为了近年来最为热门的机器学习算法之一,在机器视觉、视频监控、图像搜索、模式识别等领域得到了广泛的应用。目前的卷积神经网络算法主要通过GPU平台进行实现,但由于GPU存在能耗过高的问题,难以应用于嵌入式系统中。基于ASIC的卷积神经网络加速器开发周期长、成本投入巨大且缺乏灵活性。现有的嵌入式系统大多基于ARM、FPGA等单一平台。使用ARM可以方便快捷的搭建嵌入式系统,由于卷积神经网络中特定的计算方法,单独在通用处理器上运行效率较低,难以达到满意的性能。FPGA具有强大的可编程性、低延迟设计、低功耗特性,基于FPGA的卷积神经网络加速器逐渐引起人们的重视,成为现如今深度学习算法硬件实现研究的一个重要领域。但是在FPGA中部署卷积神经网络算法仍然存在很多挑战,随着算法理论的发展与完善,近年来提出的新算法网络层数逐渐加深,网络层操作复杂化、多样化,通过传统的HDL语言编写FPGA存在开发难度高、开发周期长、可移植性差的问题。本文采用了ARM+FP...

【文章页数】：85 页

【学位级别】：硕士

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摘要
ABSTRACT
1 绪论
    1.1 研究背景
    1.2 国内外研究现状
        1.2.1 目标检测算法的研究现状与趋势
        1.2.2 卷积神经网络加速技术研究现状
    1.3 主要研究内容及开展工作
2 基于卷积神经网络的SSD算法介绍
    2.1 深度学习基础理论
        2.1.1 人工神经网络基本结构
        2.1.2 卷积神经网络基本结构
    2.2 SSD算法介绍
        2.2.1 算法网络结构
        2.2.2 训练过程
        2.2.3 预测过程
    2.3 本章小结
3 基于FPGA的卷积神经网络加速器通用架构设计
    3.1 开发环境介绍
        3.1.1 ZYNQ系列芯片
        3.1.2 高层次综合技术
        3.1.3 SDSoC开发平台
    3.2 加速器整体架构设计
    3.3 外存数据高速访问设计
    3.4 分块数据流管理设计
        3.4.1 内层卷积叠放
        3.4.2 卷积分区叠放
        3.4.3 叠放数据流配置
    3.5 通用卷积加速模块设计
        3.5.1 卷积顶层模块设计
        3.5.2 Tile模块设计
        3.5.3 Input Tensor模块设计
        3.5.4 Output Tensor模块设计
        3.5.5 高性能PE单元设计
    3.6 本章小结
4 基于通用架构的SSD算法加速设计与实现
    4.1 算法网络结构优化
        4.1.1 FC6 层优化
        4.1.2 L2 正则化层优化
        4.1.3 优化后算法训练结果
    4.2 算法的软硬件划分
    4.3 算法网络加速设计
        4.3.1 输入数据装载函数
        4.3.2 权重偏置装载函数
        4.3.3 特殊池化函数
        4.3.4 依赖消除编码/解码函数
        4.3.5 其他函数
    4.4 算法网络结构实现
        4.4.1 参数配置
        4.4.2 综合结果
    4.5 本章小结
5 实验验证与分析
    5.1 测试验证环境
        5.1.1 Pytorch环境仿真
        5.1.2 VS2010 环境仿真
        5.1.3 Vivado HLS环境仿真
        5.1.4 ZCU102 板级实现
    5.2 实验结果分析
    5.3 本章小结
6 结论及展望
    6.1 全文总结
    6.2 后续工作展望
        6.2.1 定点量化
        6.2.2 剪枝压缩
参考文献
附录A 不同训练集各分类查准率详表
附录B SSD算法主要网络层计算量估计
附录C LAYER1-11 层(卷积/池化/RELU)基本情况
附录D CONV_CONF、CONV_LOC卷积层基本情况
附录E 各网络层运行时间及软硬件分配
攻读硕士学位期间发表学术论文情况
致谢



本文编号：3925044