基于众核网络处理器的高性能安全存储系统设计与实现

发布时间：2024-06-12 19:11

　　近年来,随着计算机技术的发展,数据存储业务在各行各业的应用越来越广泛。在数据存储系统中,IPSAN系统因为基于TCP/IP网络技术具有传输距离不受限制的优势,越来越受到用户的青睐。但是,随着黑客对网络攻击次数的不断增加,给数据的存储及传输安全造成了严重的威胁。目前绝大多数的IPSAN系统存在安全性与性能不理想的问题。因此,本文通过设计与实现一种高性能的安全存储系统来保证IPSAN系统数据安全。安全存储系统采用Tilera_Gx36众核网络处理器作为硬件平台,部署在IPSAN系统的启动器与目标器之间,通过对iSCSI报文携带的数据进行加解密达到安全存储的目的。安全存储系统同时支持多个iSCSI会话进行数据读写,支持网口 8Gbps的数据吞吐性能。本文研究内容如下:1.在众核处理器平台下报文并行技术研究。本文采用众核处理器作为硬件平台,如何发挥众核处理器的并行性能优势成为本文的研究重点。本文认为安全存储系统采用TCP连接级并行比数据包级并行能达到更好的性能。同时,在mPIPE进行数据包分流时采用静态流绑定的方式,能够提高每个CPU缓存的利用率。2.基于Tilera

【文章页数】：69 页

【学位级别】：硕士

【文章目录】：
摘要
abstract
1 绪论
    1.1 研究背景
    1.2 ISCSI协议的安全性研究
    1.3 众核网络处理器发展现状
    1.4 论文研究内容及难点
        1.4.1 研究的内容
        1.4.2 研究的难点
    1.5 论文组织结构
2 安全存储系统中的并行技术
    2.1 并行方法
    2.2 并行结构
    2.3 多线程同步
3 基于TILERA的安全存储系统结构设计
    3.1 方案论证
    3.2 系统总体设计
        3.2.1 控制平面
        3.2.2 数据平面
        3.2.3 控制平面与数据平面通信
    3.3 网络报文处理模块功能设计
        3.3.1 TCP流重组
        3.3.2 iSCSI协议解析
        3.3.3 数据拆分与报文复原
    3.4 数据加解密模块功能设计
        3.4.1 加解密通道通讯规范
        3.4.2 密钥构成与管理
4 网络报文处理模块实现
    4.1 关键数据结构
    4.2 TCP流重组
        4.2.1 TCP状态机约简
        4.2.2 TCP分段重组算法
        4.2.3 基于流表的流缓存机制
    4.3 ISCSI协议解析
        4.3.1 iSCSI报文格式
        4.3.2 相关数据结构
        4.3.3 iSCSI协议解析流程
5 数据加解密模块实现
    5.1 3DES加密算法原理
    5.2 基于MICA加速引擎的3DES算法应用
        5.2.1 MiCA引擎内部结构
        5.2.2 MiCA引擎硬件加速
        5.2.3 MiCA引擎中3DES算法实现
    5.3 密钥管理模块
6 进程通信与系统测试
    6.1 共享内存数据结构
    6.2 共享内存接口封装
    6.3 共享内存缓冲机制
    6.4 系统测试
        6.4.1 功能测试
        6.4.2 性能测试
7 总结与展望
    7.1 工作总结
    7.2 研究展望
参考文献
攻读学位期间研究成果清单
致谢



本文编号：3993397