用VerilogHDL实现基本JPEG编码器主体电路

发布时间：2021-04-01 23:13

　　随着微电子技术的快速发展,数字图像编解码芯片设计技术在众多领域有着广泛应用,其中静态图像编解码芯片成为研究的热点之一;静态图像压缩标准（JPEG）内部采用了被认为最有效压缩技术的离散余弦变换（DCT）,同时该标准也被认为最好的压缩图片方法。本文主要利用VerilogHDL来设计实现、仿真JPEG编码器芯片主体逻辑电路模块,包括2D-DCT、量化、熵编码和数据打包封装模块。论文主要工作为对集成电路设计常用技巧做了概述,说明了JPEG编码标准和图像处理基础,文中选用了目前需要乘法单元数目最少的DCT算法,采用自顶向下（Top-Down）的设计方法规划了流水线结构,其中为DCT算法量身设计了专用乘法器,采用并行输入方式实现流水和RAM转置结构;为了达到更好的压缩效果设计了Z字形扫描模块（Zig-Zag）,使得DCT变换后的交流系数重新排序;最后使用查找表方式完成Huffman熵编码运算,在输出端还实现了简洁清晰的数据打包封装（Packer）模块,同时对整个内部单元做了改进和优化,综合应用设计技巧提高处理速度;分别使用Modelsim仿真工具和Synplify pro综合工具对设计进行仿真和综... 

【文章来源】：西南交通大学四川省 211工程院校 教育部直属院校

【文章页数】：84 页

【学位级别】：硕士

【部分图文】：

FPGA内部整体结构

西南交通大学硕士研究生学位论文第10页个短暂为O的变化过程，之后再返回1，从而输出端Z就会出现冒险;具体仿真波形见图2一6。判断毛刺存在方法:在卡诺图中表现为“相切”即依赖项C在卡诺图中合并项含有对它的相切，所以电路存在冒险;改进办法:a、在图2一7卡诺图中进行“冒险覆盖”，即在其布尔表达式中引入冗余乘积项(见图2一8，消除对变量C依赖的乘积项)。b、在同步电路中，可以通过触发器来同步这个输出，如图2一9可以使毛刺在时钟有效沿来之前被消除，仿真波形见图2一100A一一一下丁一-一B.一一一一书.—4一—一—-一{分下飞三一厂一一图2一5存在毛刺电路图 2...一叹一诫沛笔勒图2一6毛刺波形示意图 000000 lll}000111;{‘’i’ ::: OOO}1111AB\O冗余乘积项AB尸己加Z=BC，+AB+AC图2一7电路卡诺图图2一8冗余项示意图 DDDQQQ ))))) QQQQQ.......一{{{{!!! {{{{{{{Z二早二奥二ZU注一汉~一~主一_毛刺不影响时钟沿有效输出图2一9同步:无毛刺电路图2一10无毛刺波形图竞争条件:如图2一n中示意了异步竞争的情形

西南交通大学硕士研究生学位论文第10页个短暂为O的变化过程，之后再返回1，从而输出端Z就会出现冒险;具体仿真波形见图2一6。判断毛刺存在方法:在卡诺图中表现为“相切”即依赖项C在卡诺图中合并项含有对它的相切，所以电路存在冒险;改进办法:a、在图2一7卡诺图中进行“冒险覆盖”，即在其布尔表达式中引入冗余乘积项(见图2一8，消除对变量C依赖的乘积项)。b、在同步电路中，可以通过触发器来同步这个输出，如图2一9可以使毛刺在时钟有效沿来之前被消除，仿真波形见图2一100A一一一下丁一-一B.一一一一书.—4一—一—-一{分下飞三一厂一一图2一5存在毛刺电路图 2...一叹一诫沛笔勒图2一6毛刺波形示意图 000000 lll}000111;{‘’i’ ::: OOO}1111AB\O冗余乘积项AB尸己加Z=BC，+AB+AC图2一7电路卡诺图图2一8冗余项示意图 DDDQQQ ))))) QQQQQ.......一{{{{!!! {{{{{{{Z二早二奥二ZU注一汉~一~主一_毛刺不影响时钟沿有效输出图2一9同步:无毛刺电路图2一10无毛刺波形图竞争条件:如图2一n中示意了异步竞争的情形

【参考文献】：
期刊论文
[1]基于C语言的JPEG优化压缩算法及实现[J]. 于会臻,侯国成.  现代电子技术. 2007(16)
[2]快速一维DCT变换核的VLSI实现[J]. 牟澄宇,高德远,樊晓桠,王国裕.  数据采集与处理. 2000(01)

硕士论文
[1]基于FPGA的JPEG编解码芯片设计[D]. 尹伟.大连理工大学 2004
[2]用VHDL设计实现JPEG（基本系统）硬件编码器[D]. 刘东.西南交通大学 2003



本文编号：3114131