基于时钟的数字电路可重构BIST设计研究

发布时间：2018-09-15 19:20

【摘要】：研究了基于时钟的数字电路可重构内建自测试(BIST)设计。BIST不通过ATE设备加载测试矢量和检测测试响应,通过内置激励电路和响应分析电路来实现。在很大程度上降低了对ATE带宽的要求。当前电路集成度高,整体测试时可观察性和可控制性不理想,测试效果不佳,因此将大规模数字电路进行划分测试,通过基于时钟的可重构BIST设计,减少电路的测试矢量数,进而减小测试功耗。通过对可重构BIST各模块进行仿真和故障模拟验证,验证了设计的可行性。
[Abstract]:The clock-based reconfigurable built-in self-test (BIST) design. BIST is implemented by built-in excitation circuit and response analysis circuit without loading test vector and detecting test response through ATE device. To a large extent, the ATE bandwidth requirements are reduced. At present, the integration of the circuit is high, the observability and controllability of the whole test is not ideal, and the test effect is not good. Therefore, the large scale digital circuit is divided and tested, and the number of test vectors is reduced by using the reconfigurable BIST design based on the clock. Then the test power consumption is reduced. The feasibility of the design is verified by simulation and fault simulation of reconfigurable BIST modules.
【作者单位】： 武汉大学遥感信息工程学院;黄冈职业技术学院机电学院;
【分类号】：TN407

【参考文献】

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【共引文献】

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本文编号：2244246